TestBencher Pro
Libérez vous de la tache longue et fastidieuse consistant à écrire à la main des Testbenches VHDL ou Verilog. À la place, générez les à partir de diagrammes temporels en utilisant Waveformer Pro, Verilogger Pro ou TestBencher Pro de SynaptiCAD.
TestBencher Pro est un générateur de testbenches graphiques pour du VHDL, Verilog, OpenVera, e, et TestBuilder qui réduit considérablement le temps nécessaire pour créer et maintenir des Testbenches.
En effet, une des tâches qui prend le plus de temps pour être réalisée est le codage des testbenches et leurs vérifications.
TestBencher Pro automatise les opérations les plus rébarbatives du développement des testbenches ce qui vous permet de vous concentrer sur le « design » et sur l’objet du test bench. Ceci est accompli en représentant graphiquement chaque transaction bus puis en générant automatiquement le code de chaque transaction.
TestBencher Pro utilise les caractéristiques les plus performantes du langage qui est généré évitant ainsi au concepteur de coder manuellement chaque transaction. Lorsqu’il code manuellement, le concepteur doit prendre en compte les données spécifiques du « design » (informations sur les ports, système de contrôle des réponses, etc.) et éviter les erreurs habituelles (conditions de poursuites, petites erreurs de logique, problèmes de conception du code). Ceci libère un temps considérable du processus de conception du test bench car TestBencher Pro gère les innombrables détails de bas niveau et génère automatiquement un test bench valide.
Maintenance, Hot Line, Service de modélisation
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